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<Concise Report> 무어의 법인은 계속된다~LSI 집적도 향상 기술의 진화와 장래 전망~ (일본어판)
자료코드 R59301000 / 2017년 10월 11일 발행 / A4 45p / 45,000엔(PDF로만 제공) 
YDB회원 열람 불가

◆엑스퍼트 시리즈란?
야노경제연구소는 2016년부터 일선에서 물러난 시니어를 「사외 마이스터」로 등록하여 현역시절의 다양한 경험, 지견, 인맥 등을 야노경제연구소의 사업활동을 통하여 사회에 환원하는 새로운 조직을 신설하였다.
엑스퍼트 시리즈는 사외 마이스터가 집필한 새로운 관점으로 본 오리지널 리포트이다. 오랜 세월을 통해 축전된 경험·지견에 의한 기술 및 개발, 시장에 대한 날카로운 분석으로 기존의 시장조사 자료와는 다른 정보를 제공한다
본 리포트는 야노경제연구소 사외 마이스터인 가토 도시오(加藤俊夫)객원 연구원이 정리한 것이다.

◆조사개요
조사취지:고든 무어(Gordon Moore)는 50년 이상 전에 「반도체의 집적도는 해마다 증가한다」라고 주장했다. 업계는 이 말대로 진보해, 이 「예언」은 어느샌가 「법칙」이라고 불리게 되었다. 본 리포트에서는 이 법칙이 어떻게 지켜져 왔는지에 대해서 수많은 눈물겨운 격투의 자취를 되돌아 보고, 향후도 계속 집적도가 향상될 것인지에 대해서 검토한다.
조사방법:연구원의 직접 면담·전화·메일·웹·문헌 조사 병용.
조사기간:2017년 5월~2017년 8월

◆리서치 내용
1. 무어의 법칙이란 무엇인가?

1.1 무어의 경력과 예언
   (제1그림) 고든 무어
1.2 무어의 법칙은 계속되고 있다
  (제2그림) LSI의 집적도/칩의 변천
1.3 폰 노이만(Von Neumann)) 아키텍쳐를 뒷받침한다
  (제3그림) 폰 노이만(Von Neumann)) 아키텍쳐

2. 무어의 법칙을 실현한 미세화의 진전

2.1 LSI의 미세화 경쟁의 지도원리
   (제4그림) 비례축소법칙으로 MOS 트랜지스터가 축소되는 모습
2.2 CMOS LSI는 미세화에 의해 진화
   (제5그림) LSI 미세화의 경과와 향후 예측
   (제6그림) 해상도의 레일리의 식과 미세화 대책
   (제1표) 노광장치의 변천
   (제7그림) 노광파장의 변천과 예측(장래에는 EUV의 Double Exposure도 있다)
2.3 미세화에 따른 문제점의 해결
   (제8그림) 나노미터 시대의 CMOS LSI
  2.3.1 쇼트채널효과
     (제9그림) 쇼트채널효과를 막는 Extension
  2.3.2 배선은 알루미늄에서 동으로
    (제10그림) 배선의 CR 완화수가 증대하면 LSI 동작 지연이 문제가 된다
    (제11그림) 일렉트로마이그레이션의 메커니즘
    (제12그림) 동 배선에 이용되는 다마신 프로세스
    (제13그림) Via 재료의 변천
   2.3.3 배선 절연층은 저유전율 막으로
    (제14그림) 다공성 막과 배선 속의 에어 갭
  2.3.4 변형 실리콘으로 캐리어의 이동도를 향상
     (제15그림) 비례축소법칙에서는 채널 길이를 축소하려면 불순물 농도를
     올릴 필요가 있어, 그래프와 같이 전자·정공의 이동도가 감소한다
    (제16그림) Si 결정 중에 Ge를 혼입해 압축 변형을 발생시킨다
    (제17그림) 변형을 주는 여러 가지 방법
   2.3.5 게이트 산화막을 터널 전류가
    (제18그림) 터널 효과
     (제19그림) SiO2막의 두께와 터널 전류의 관계
     (제20그림) ALD로 1 원자층을 쌓는 모습
   2.3.6 게이트 전극을 폴리실리콘에서 금속으로 변경
     (제21그림) 폴리실리콘으로 만드는 공핍층
     (제22그림) 게이트 전극의 구조는 복잡해지고 있다
     (제23그림) 게이트 라스트의 공정

3. 소자 구조의 입체화로,더욱 무어의 법칙이 진전

3.1 FinFET의 채용
   (제24그림) 트라이 게이트 구조와 최근의 FinFET 구조
   (제25그림) FinFET의 미세화에 의한 성능 향상
3.2 나노 와이어(GAA)로의 이행인가?
   (제26그림) GAA(Gate-all-around) FET의 구조
   (제27그림) 나노 와이어를 작성하는 프로세스
3.3 나노 시트로 더욱 전류치를 향상
   (제28그림) FinFET, Nanowire, Nanosheet의 단면도
3.4 종형(縦型) 나노 와이어로 이행하는가?
   (제29그림) 종형 나노 와이어(VGAA) 구조
3.5 이동도가 높은 이종 재료의 채용
   (제2표) 각종 반도체 재료의 전자·정공의 이동도
   (제30그림) Si웨이퍼 상에 결정을 작성한다
   (제31그림) 횡방향 에피택셜 성장에 의해 Si웨이퍼 상에 InGaAs 단결정 박막을 얻고,
    NMOS를 만드는 방법
   (제32그림) 동일 웨이퍼 상에 PMOS에 Ge, NMOS에 InGaAs를 이용한 CMOS 구조의 일례
3.6 드디어 등장한 1Terabit(1조 비트) 메모리
   (제33그림) NAND 플래시 메모리의 회로와 비트를 선택하는 모습
   (제34그림) 3 D-NAND 플래시 메모리(BiCS)의 구조
3.7 메모리 작용이 있는 이종 재료
   (제3표) 불휘발성 메모리의 일람
   (제35그림) DRAM 정도의 동작 속도를 갖은 불휘발성 메모리를 만들 수 있으면,
    컴퓨팅 시스템의 혁명이 일어날지도(필자의 무책임한 예상)

4. 어셈블리의 연구로 집적도가 향상

4.1 관통전극(TSV:Through Silicon Via)으로 적층
   (제36그림) 관통전극(TSV) 구조와 이것을 이용한 여러 가지 3D스택
4.2 주목되는 FO-WLP(Fan-out Wafer Level Package)
   (제37그림) Fan-in와 Fan-out의 차이
   (제38그림) FO-WLP의 단면도와 웨이퍼의 배열과 절단 모습
   (제39그림) FO-WLP의 2 종류 프로세스

5. 무어의 법칙의 장래

5.1 패턴 미세화의 한계
   (제40그림) 패턴 사이즈가 축소되면 트랜지스터의 코스트가 하락한다
5.2 대책은 있는가, 다크 실리콘
5.3 어떤 디바이스가 유망한가?
   (제4표) ITRS2015에 의한 3 D-NAND 플래시 메모리의 동향
5.4 리소그래피에 의지하지 않고 집적도를 올린다

6 .Appendix “More than Moore”

(제41그림)“More than Moore”는 실례!
   Appendix-1 성장하는 MEMS/센서 시장
(제42그림) MEMS/센서의 시장 예측
   Appendix-2 MEMS의 주요 제조 프로세스
(제43그림) MEMS 특유의 프로세스
  Appendix-3 뒤로 물러서기도 하는 무어의 법칙
(제44그림) 웨이퍼의 사이즈별 공장수의 추이
   Appendix-4 인공지능과 무어의 법칙

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